“英特尔工艺路线显示2029年将实现1.4纳米制程”

英特尔告诉我，iedm会议上提交的asml路线图(在下文中引用)将被asml更改，无法准确反映英特尔的公共路线图。 下面介绍的英特尔版本路线图没有列出10纳米+以上的节点命名规则，希望得到更广泛的阅读。 以下是英特尔的公共路线图，列出了asml的路线图版本。

英特尔的工艺技术路线图已经浮出水面。 根据wikichip的说法，英特尔将在未来10年每两年部署一次新流程，并在2029年实现1.4纳米的节点。 各节点还将进行两次节点内优化，包括2021年达到10nm +++。

这个路线图在正在进行的iedm 2019大会上的asml演示中展示，其历史可以追溯到9月的intel演示。 给出了2019年的10纳米、2021年的7纳米、2023年的5纳米的快速发展和定义。 10月，英特尔宣布恢复2-2年半的步伐，表示对5纳米充满信心。

该路线图随后宣布，英特尔在寻路方面拥有3纳米和2纳米，在研究方面具有1.4纳米。 这是英特尔首次宣布在这些节点上工作。 所有节点之间的时间跨度约为2年，到2029年将被放置3nm。 但是，7纳米将于2021年第4季度上市，因此今后10年的小落后将使3纳米推进到2030年以后。

此路线图未提供有关英特尔工艺技术计划的任何详细信息。 只是每个节点都是最经济高效的，并引入了新功能。 7nm时，这意味着插入euv。 关于5纳米，英特尔预计从三栅finfet转移到全栅纳米线，之后的节点上可能会层叠纳米线。 据semiengineering称，英特尔可能计划在5nm内采用新一代高na euv光刻技术。 英特尔光刻总监最近呼吁采取行动维持高na euv的快速发展。

正如英特尔在今年的投资者会议上宣布的那样，该公司将继续从14纳米开始的实践，以优化节点内流程(称为+修订)。 这被称为最简单的设计路径。 ( 10纳米除外。 其中10nm+使幻灯片内的7nm为7nm而不是10nm。 ）

10纳米以上

有兴趣的是，在10纳米节点上，路线图显示的不是预期的10纳米+和10纳米+，而是+和+版本的路径。 目前尚不清楚英特尔是否将之前发布的节点重命名为10纳米+和10纳米+ +，或者英特尔是否开发了第4个10纳米。 2021年以上的euv标记，可能表示在10nm +++上可以使用euv。

向后方移植

最后，每个节点都表示一个反向节点++版本的反向端口机会。 这可能意味着将新进程的功能反向移植到旧进程中，或者将完整的芯片反向移植到上一个节点中。 英特尔一年前宣布，将更灵活地制造ip节点。 这是因为英特尔承认了10nmIP约束延迟的烦恼。

路线图中没有显示即使是10nm是否也可以选择反向移植。

归纳思想

如果英特尔的流程路线图成立，摩尔定律将至少持续10年，更多关于其终结的报道将至少持续10年。 1.4纳米的节点每平方毫米可能具有16亿个晶体管的密度。 虽然最终产品的密度一般低于理论上的可能性，但这种密度使英特尔能够在1平方毫米处安装数量与年产broadwell 14nm铅产品相同的晶体管。

但更现实的是，在英特尔遭受14纳米和10纳米的挫折后，该路线图提出了乐观的时间表。 根据这份10年初类似的长时间路线图，7纳米将于年上市。 另一方面，十年的路线图大胆地表明，英特尔仍在认真致力于先进技术，并对摩尔定律充满信心。

几个月前，英特尔的吉姆·凯勒( jim keller )回应了这一想法，提出了缩小功能尺寸、引入堆叠的纳米线、引入3d堆栈等50倍的缩放路径。

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