“台积电与Broadcom共同开发1700 mm2 CoWoS内插器”

随着晶体管的收缩变慢，对hpc齿轮的诉求提高，最近对芯片尺寸大于光刻机标线片尺寸的芯片处理方式的关注越来越高。 也就是说，芯片尺寸比能够生产各个芯片的最大尺寸大。 我们看到了cerebras真正巨大的1.2万亿晶体管的晶片尺寸引擎等工作，但并不孤独。 事实上，台湾积体电路制造和博通也一直在考虑超大芯片的想法，本周他们宣布了为晶圆上封装( cowos )开发超大中介层的计划。 。

总体而言，提出的1，1700 mm中介层是台湾积体电路制造858mm掩膜空白极限的2倍。 当然，台湾积体电路制造实际上不可能一次生产出这么大的单一中介层。 这是光掩模限制的所有副本。 因为，这家企业实际上是将多个中介层缝合在一起，彼此邻接构建在单个芯片上，并将它们连接在一起。 结果，可以使超大型中介层在不违反标线限制的情况下发挥作用。

新的cowos平台最初用于Broadcom HPC市场的新解决方案，使用台湾积体电路制造基于euv的5纳米( N5 )工艺技术进行制造。 该系统级封装产品包括多个soc芯片和6个hbm2堆栈，总容量为96 gb。 根据broadcom的信息原稿，该芯片的总带宽最大为2.7 tb / s，与三星最新的hbm2e芯片所能提供的带宽一致。

通过采用口罩缝合技术将sip的尺寸增加两倍，tsmc及其合作伙伴可以在计算量大的业务负荷上投入大量晶体管。 这对于最近发展迅速的hpc和ai应用程序尤为重要。 值得注意的是，台湾积体电路制造将继续完全完成cowos技术。 这是因为，预计将来会出现超过1700 mm2的sip。

broadcom asic产品部门工程副总裁greg dix说:

broadcom愿意与tsmc合作推进cowos平台，应对7nm以后的许多设计课题。 我们将共同推进创新，实现前所未有的计算、i / o和内存整合，为新产品和新产品提供包括ai、机器学习、4g通信网络在内的应用。

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